Re: WARNING:Xst:1290 - Hierarchical block <d_ff0> is u
Tanx. I resolved that issue, but now my "Generate Expected Simulation results" shows me the error:
# ** Error: (vsim-3036) Instantiation depth of '/encoder_tbw/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT' is 75. Assuming recursive instantiation.
# Region: /encoder_tbw/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT/UUT
# Error loading design
Error loading design
ERROR: VSim failed to simulate annotated testbench
But the "Simulate Behavioral model" which opens up Model Sim shows me the O/P from the Serial to Parallel Shifter. Can you tell me how to rectify that too!!!! here are my corrected codes
module encoder(mesg,clk,s_p);
input [15:0]mesg;
input clk;
//output [15:0]cwd;
wire [15:0]q; // o/p from the buffer i.e D_FF
output [15:0]s_p; // o/p from the serial to parallel shifter
DFF d_ff0(mesg,clk,q);
SP s_p0(q,clk,s_p);
endmodule
module DFF(mesg,clk,q);
input [15:0]mesg;
input clk;
output reg[15:0]q;
always @(posedge clk)
begin
q <= mesg;
end
// SP s_p0(q,clk,s_p);
endmodule
module SP(q,clk,s_p);
input [15:0]q;
input clk;
output [15:0]s_p;
reg [15:0]tmp;
//wire [15:0]s_p;
//wire [15:0]mem_in;
assign s_p = tmp;
always @(posedge clk) begin
tmp = {tmp[14:0], q};
end
endmodule
Thanks