vhdl code for dividing two number

Code VHDL - [expand]
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_STD.ALL;
 
 
entity divi is
    Port ( a,b : in  STD_LOGIC_VECTOR (15 downto 0);
           clk,e_in,res : in  STD_LOGIC;
           e_out : out  STD_LOGIC;
              div_out : out STD_LOGIC_VECTOR (15 downto 0);
            mod_out  : out STD_LOGIC_VECTOR (15 downto 0));
end divi;
 
architecture Behavioral of divi is
  type state is (init,divid);
  signal s_reg, s_next : state;
  signal div1,b1,dive : Unsigned (15 downto 0);
  signal mod1,mode: Unsigned (15 downto 0);
  
begin
  process (clk,res)
  
  begin
      if (res ='1') then
        s_reg <= init;
        elsif (clk'event and clk='1') then
        s_reg <= s_next;
      end if;
    end process;
    
  process (s_reg,div1)  
  
  begin
     
  case s_reg is
  
       when init =>  div1 <="0000000000000000";
                     b1 <= unsigned (b) ;
                      mod1 <= unsigned (a) ;
                            e_out<='0';
                       --if (e_in ='1') then
                       s_next <= divid;
                         -- end if;
                    
         when divid => if (mod1>=0)then
                       mod1<=mod1-b1;
                       div1<=div1+1;
                            else
                            mode<=mod1+b1;
                           dive<=div1-1;
                            
                            --div_out <= STD_LOGIC_VECTOR (dive);
                      --mod_out <= STD_LOGIC_VECTOR (mode);
                              
                            e_out <='1';
                       --s_next <= init;
                            end if;
                            
                       
    end case;
    
    end process;
   
                        
end Behavioral;