Program ADS1015 from Texas Instruments through an Actel PROASIC3E FPGA board

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K

kunal5959

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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
 
 
entity I2c_master is
 
  
  port(
    clk      : in    std_logic;         --system clock
    reset_n  : in    std_logic;         --active low reset
    SDA      : inout std_logic;         --data read from slave
    LED      : out   std_logic_vector(7 downto 0);
    I2CCLOCK : out   std_logic);
end i2c_master;
 
architecture logic of I2c_master is
 
 
  component countertest is
    port (Aclr   : in  std_logic;
           clock : in  std_logic;
           Q     : out std_logic_vector(7 downto 0)
           );
  end component;
 
 
  signal data_clk, i2c_clk : std_logic                    := '1';  --clock edges for sda
  signal sda_out           : std_logic                    := '1';  --internal sda
  signal ledsig1           : std_logic_vector(7 downto 0);  --latched in address and read/write
  signal tx1               : std_logic_vector(7 downto 0) := "00000000";  --data received from slave MSB
  signal tx2               : std_logic_vector(7 downto 0) := "00000000";  --data received from slave LSB
 
  shared variable step : integer range 0 to 83;
 
begin
 
 
 
 
  --generate the timing for the bus clock (scl_clk) and the data clock (data_clk)
 
  process(data_clk, reset_n)
 
  begin
 
    if(reset_n = '1') then              --  reset asserted
      sda_out <= '1';  --- set sda pin to high impedance--- set scl pin to high impedance
      i2c_clk <= '1';
      
      
    elsif(data_clk'event and data_clk = '1') then
      case step is
          
        when 0 =>
          
          sda_out <= '1';
          i2c_clk <= '1';
          step    := step+1;
          
        when 1 =>
          sda_out <= '0';
          step    := step+1;
          
    
          
        when 2 =>                       ---  1st write byte
         -- i2c_clk <= '0';
          sda_out <= '1';
 
          step := step+1;
          
        when 3 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 4 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 5 =>
          
          sda_out <= '1';
 
          step := step+1;
          
        when 6 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 7 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 8 =>
          
          sda_out <= '0';
 
          step := step+1;
 
        when 9 =>
          
          sda_out <= '0';
 
          step := step+1;
 
 
        when 10 => --   slv  ack
          sda_out <= 'Z';
          step    := step+1;
          
           when 11 =>
          sda_out <= '0';
          step    := step+1;
        when 12 =>
          sda_out <= '0';
          step    := step+1;
          
        when 13 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 14 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 15 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 16 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 17 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 18 =>
          
          sda_out <= '1';
 
          step := step+1;
        when 19 =>                      --slv_ack      
          
          sda_out <= 'Z';
          
          step := step+1;
        when 20 =>
          
          sda_out <= '0';
 
          step := step+1;
 
 
        when 21 =>
          sda_out <= '0';
          step    := step+1;
        when 22 =>
          sda_out <= '0';
          step    := step+1;
          
        when 23 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 24 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 25 =>
          
          sda_out <= '1';
 
          step := step+1;
          
        when 26 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 27 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 28 =>
 
          sda_out <= 'Z';---slv_ack
          
          step := step+1;
        when 29 =>
          
          sda_out <= '1';
 
          step := step+1;
        when 30 =>
          
          sda_out <= '0';
 
          step := step+1;
 
        when 31 =>
          sda_out <= '0';
          step    := step+1;
        when 32 =>
          sda_out <= '0';
          step    := step+1;
          
        when 33 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 34 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 35 =>
          
          sda_out <= '1';
 
          step := step+1;
          
        when 36 =>
          
          sda_out <= '1';
 
          step := step+1;
          
        when 37 =>
  
         sda_out <= 'Z';--slv_ack
            step := step+1;
        when 38 =>
          
          sda_out <= '1';
 
          step := step+1;
        when 39 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 40 =>
          
          sda_out <= '0';
 
          step := step+1;
 
        when 41 =>
          sda_out <= '1';
          step    := step+1;
        when 42 =>
          sda_out <= '0';
          step    := step+1;
          
        when 43 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 44 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 45 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 46 =>                      --slv_ack  
          
          sda_out <= 'Z';
          
          step := step+1;
          
        when 47 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 48 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 49 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 50 =>
          
          sda_out <= '0';
 
          step := step+1;
 
        when 51 =>
          sda_out <= '0';
          step    := step+1;
        when 52 =>
          sda_out <= '0';
          step    := step+1;
          
        when 53 =>
          
          sda_out <= '0';
 
          step := step+1;
          
        when 54 =>
          
          sda_out <= '0';
 
          step := step+1;
          
          
        when 55 =>
 
          sda_out <= 'Z';--slv_ack
          
          step := step+1;
          
        when 56 =>
          
          sda_out <= '1';
 
          step := step+1;
          
        when 57 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 58 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 59 =>
          
          sda_out <= '1';
 
          step := step+1;
 
        when 60 =>
          
          sda_out <= '0';
 
          step := step+1;
        when 61 =>
          
          sda_out <= '0';
 
          step := step+1;
 
        when 62 =>
          sda_out <= '0';
          step    := step+1;
        when 63 =>
          sda_out <= '1';
          step    := step+1;
          
        when 64 =>
 
          sda_out <= 'Z';--slv_ack
          
          step := step+1;
          
        when 65 =>
          
          tx1(0) <= sda_out;
 
          step := step+1;
          
          
        when 66 =>
          
          
          tx1(1) <= sda_out;
 
          step := step+1;
          
        when 67 =>
          tx1(2) <= sda_out;
 
          step := step+1;
          
          
        when 68 =>
          tx1(3) <= sda_out;
 
          step := step+1;
          
        when 69 =>
          tx1(4) <= sda_out;
 
          step := step+1;
          
        when 70 =>
          tx1(5) <= sda_out;
 
          step := step+1;
          
        when 71 =>
          tx1(6) <= sda_out;
 
          step := step+1;
 
        when 72 =>
          tx1(7) <= sda_out;
          step   := step+1;
 
 
        when 73 =>
          sda_out <= '0'; -- mstr_ack
 
          step := step+1;
 
 
 
        when 74 =>
 
 
          tx2(0) <= sda_out;
          step   := step+1;
 
        when 75 =>
 
          tx2(1) <= sda_out;
 
          step := step+1;
        when 76 =>
          
          tx2(2) <= sda_out;
 
          step := step+1;
        when 77 =>
          
          tx2(3) <= sda_out;
 
          step := step+1;
          
        when 78 =>
          tx2(4) <= sda_out;
 
          step := step+1;
          
          
        when 79 =>
          tx2(5) <= sda_out;
 
          step := step+1;
          
        when 80 =>
          tx2(6) <= sda_out;
 
          step := step+1;
        when 81 =>
          tx2(7) <= sda_out;
 
          step := step+1;
      
         when 82 =>     
          sda_out<='0';
                            --mstr_ack
          step := step+1;   
 
          
        when 83 =>     
          sda_out<='0';
          i2c_clk<='1';      --stop Bit
          step := step+1;   
 
       when 84 =>     
          sda_out<='1';
          step:=0;    
      end case;
    end if;
 
 
  end process;
 
 
 
 
  process(data_clk)
  begin
    if (data_clk'event and data_clk = '0'and (step >= 3) and (step <= 84)) then
 
      I2CCLOCK <= not data_clk;
    else
      I2CCLOCK <= i2c_clk;
    end if;
  end process;
 
  SDA      <= sda_out;
  data_clk <= ledsig1(7);
  LED      <= tx1;
  countertesting : countertest port map (Clock => CLK, Aclr => reset_n, Q => ledsig1);
end logic;



I am a begginner in VHDL so please pardon any silly mistakes. I wanted to activate ADS1015 ADC chip through I2c bus by sending appropriate write bytes containing address and register information. I have tried to write a very simple program so i do not make any mistakes. The problem is that i am a bit confused how to use Tristate buffer. Since as i read in other post we just need connect the bus to internal signal (sda_out in my case) when SDA acts as output for writing to slave and I have disconnected it from internal bus when i need to read data received from from SLave. I directly set the sda_out to High impedance instead of using a tristate buffer. Could that be a problem...I am able to send write data from my master to slave(ADC) but i never get an Acknowledgement ( it remains in High Impedance state) and neither am i able to read the data received from slave.

Please check this link for ADs1015 datasheet https://www.ti.com/lit/ds/symlink/ads1015.pdf.

I am using following testbench to simulate in Modelsim ,..


Code VHDL - [expand]
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library ieee;
use ieee.std_logic_1164.all;
 
entity TB is
end TB;
 
architecture behavioral of TB is
 
component i2c_master
        -- ports
        port 
    (clk       : IN     STD_LOGIC;                    --system clock
    reset_n   : IN     STD_LOGIC;                    --active low reset
    SDA   : inout    std_logic;
    LED: out std_logic_vector(7 DOWNTO 0); 
 I2CCLOCK : out std_logic);
    end component;
 
  signal clk,ena:  std_logic := '0';
  --signal SW5:  std_logic := '0';
  
  signal reset_n, I2CCLOCK:  std_logic := '1';
 
  signal SDA :std_logic;
  SIGNAL  data_clk  :  STD_LOGIC:='0';                        --clock edges for sda
  SIGNAL  sda_out  :  STD_LOGIC ;                -- internal sda
  SIGNAL  data_tx :  std_logic_vector(7 DOWNTO 0);    -- latched in data to write to slave
  SIGNAL  data_rx_MSB   :  std_logic_vector(7 DOWNTO 0);    -- data received from slave MSB
  SIGNAL  data_rx_LSB   :  std_logic_vector(7 DOWNTO 0);     --data received from slave LSB
  SIGNAL  bit_cnt   :  INTEGER RANGE 0 TO 7 := 7;        --tracks bit number in transaction SIGNAL  stretch                     :  STD_LOGIC := '0';           --identifies if slave is stretching scl
 
begin
clock : process
  begin
  wait for 10 ns; clk  <= not clk;
 
  end process ;
 
  stimulus : process
  begin
    wait for 4040 ns; reset_n  <= '0';
    
   
    wait;
  end process;
 
i2c_master_0 : i2c_master
        -- port map
        port map( 
            -- Inputs
            clk => clk,
            reset_n => reset_n,
            SDA => SDA,
            LED=>open, 
             I2CCLOCK =>I2CCLOCK
        );
--SDA<=ADCoutput;
end behavioral;


Please guide me.

I wanted to attach oscilloscope images of signals being generated but I cannot find any option to attach images here.
 
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