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// Copyright (c) 2021 Xilinx, Inc.
// All Rights Reserved
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// /___/ \ / Vendor : Xilinx
// \ \ \/ Version : 14.7
// \ \ Application: Xilinx CORE Generator
// / / Filename : chipscope_vio.v
// /___/ /\ Timestamp : Wed Apr 28 15:34:04 +08 2021
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// Design Name: Verilog Synthesis Wrapper
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// This wrapper is used to integrate with Project Navigator and PlanAhead
`timescale 1ns/1ps
module chipscope_vio(
CONTROL,
CLK,
ASYNC_IN,
ASYNC_OUT,
SYNC_IN,
SYNC_OUT) /* synthesis syn_black_box syn_noprune=1 */;
inout [35 : 0] CONTROL;
input CLK;
input [15 : 0] ASYNC_IN;
output [15 : 0] ASYNC_OUT;
input [15 : 0] SYNC_IN;
output [15 : 0] SYNC_OUT;
endmodule