has multiple drivers due to the non-tri-state driver

Code VHDL - [expand]
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library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
 
entity mishee is
port(clk,rst:in std_logic;
     bw:in std_logic ;
      rcvim:out std_logic;
      rma:in std_logic_vector(4 downto 0);
      test:out std_logic_vector(13 downto 0);
      rcvrmap:out std_logic
      
      
      );
end;      
architecture esi of mishee is
----------------------------------
function CONV_INT2STDLV(ARG: INTEGER; SIZE: INTEGER) 
return STD_LOGIC_VECTOR is
variable result: STD_LOGIC_VECTOR (SIZE-1 downto 0):=x"00";
variable temp: integer:= 0;
begin
    temp := ARG;
    for i in 0 to SIZE-1 loop
        if ((temp mod 2) = 1) then
            result(i) := '1';
        else 
            result(i) := '0';
        end if;
        if temp > 0 then
            temp := temp / 2;
        elsif (temp > integer'low) then
            temp := (temp - 1) / 2; -- simulate ASR
        else
            temp := temp / 2; -- simulate ASR
        end if;
    end loop;
    return result; 
end CONV_INT2STDLV;
-----------------------------------------
-----------------------------------------
    component ram_hough is
      generic (
          DATA_WIDTH :integer := 8;
           ADDR_WIDTH :integer := 14
      );
     port (
          clk     :in    std_logic;                                -- Clock Input
          address :in    std_logic_vector (ADDR_WIDTH-1 downto 0); -- address Input
          data    :inout std_logic_vector (DATA_WIDTH-1 downto 0); -- data bi-directional
          cs      :in    std_logic;                                -- Chip Select
          we      :in    std_logic;                                -- Write Enable/Read Enable
          oe      :in    std_logic                                 -- Output Enable
 
     );
    end component;
----------------------------------------------
      component ram_rma is
      generic (
           DATA_WIDTH :integer := 5;
           ADDR_WIDTH :integer := 11
      );
     port (
          clk     :in    std_logic;                                -- Clock Input
          address :in    std_logic_vector (ADDR_WIDTH-1 downto 0); -- address Input
          data    :inout std_logic_vector (DATA_WIDTH-1 downto 0); -- data bi-directional
          cs      :in    std_logic;                                -- Chip Select
          we      :in    std_logic;                                -- Write Enable/Read Enable
          oe      :in    std_logic                                 -- Output Enable
 
     );
    end component;
 ------------------------------------------
     
      type vec2x is array (0 to 2)of integer range 0 to 105;
     signal circlec,circlex,circley,circler:vec2x;
      signal  circle:std_logic_vector(7 downto 0);
      type state_machine is(s0_start,s1_rcvim,s2_rcvrmap,s3_index,s4_chek,s7_write,
                                    s8_mem,s9_plus,s10_hough,s11_wr,s12_wr,s15_index,s16_index,
                                    s18_index,s9_mem,s10_plus,s5_chek,s6_chek,s00start,s3_rcvrmap,s7_chek,
                                    s11_plus,s12_plus);
      signal  state:state_machine:=s0_start;
     signal  data :std_logic_vector(7 downto 0);
      signal  address:std_logic_vector(13 downto 0);
      signal  address1:std_logic_vector(10 downto 0);
      signal  data1:std_logic_vector(4 downto 0);
      signal  cs,we,oe,cs1,we1,oe1:std_logic;
      signal  edgx,edgy:integer range 0 to 63;
      signal  test1,test2:std_logic_vector(7 downto 0);
      signal  test3 :std_logic_vector(7 downto 0);
begin
     ha1: ram_hough port map(clk=>clk, address=>address, data=>data,cs=>cs,we=>we,oe=>oe);
     ha2: ram_rma port map(clk=>clk, address=>address1, data=>data1,cs=>cs1,we=>we1,oe=>oe1);
 process(clk)
 
      variable  row,indexx:integer range 0 to 99:=0;
      variable  clm,indexy:integer range 0 to 104:=0;
     variable  row2,clm2,clm3,r19x,r19y:integer range 0 to 41:=0;
 
     variable ho,ho1,test1:std_logic_vector(7 downto 0):="00000000";
      variable  indexxx:integer range 0 to 10400;
     variable counter,counter2,counter3,counter4:std_logic_vector(13 downto 0):=(others=>'0');
      variable counter5,counter6:std_logic_vector(10 downto 0):=(others=>'0');
      variable data_rma:std_logic_vector(4 downto 0);
 
begin
 if (clk'event and clk='1') then
                rcvrmap<='1';
                if(rst='1')then
                        
                        if(state=s00start)then
                                
                                if(counter5<"11010010000") then
                              address1<=counter5;
                              
                                data1<=rma;
                                cs1 <= '1';
                                we1 <= '1';
                        
 
                                counter5:=counter5+"00000000001";
                                else
                                state<=s0_start;
                                end if;
                        
                        elsif(state=s0_start)then
                                if(counter<"10100010100000") then
                              address<=counter; 
                                data<=ho;
                                cs <= '1';
                                we <= '1';
 
                                counter:=counter+"00000000000001";
--                              
                                else        
                                        state<=s1_rcvim;  --kharej shodan az halqe tabdil hough
--                                   
                                    cs <= '0';
                                        we <= '0';
                                       rcvim<='1';
                                end if;
                        elsif(state=s1_rcvim) then
                                if(clm>63) then
                                        clm:=0;
                                        row:=row+1;
                                end if;
                                if(row<59) then 
                                    
                              if(bw='1') then
                                        
                                        edgx<=row;
                                    edgy<=clm;
                                        rcvim<='0';
                                        state<=s2_rcvrmap;
                                        
                                         
                                       end if;  
                                     
                                        clm:=clm+1;
                                else 
                                       state<=s4_chek;
                                        clm:=0;
                                        row:=0;
                                       rcvim<='0';
                                end if;
                        elsif(state=s2_rcvrmap)then
                                if(clm2>40) then
                                        clm2:=0;
                                        row2:=row2+1;
                                end if;
                                if(row2<41) then
                                        cs1 <= '1';
                                        we1 <= '0';  
                                        oe1 <= '1';
                                        address1<=counter6;
                                        state<=s3_rcvrmap;
 
                                        clm2:=clm2+1;
                                else
                                        state<=s1_rcvim;
                                        clm2:=0;
                                        row2:=0;
                                        rcvim<='1';
                                         
                    
                                        
                                end if;
                            elsif(state=s3_rcvrmap)then
                                        data_rma:=data1;
                                        counter6:=counter6+1;
                                        if(data_rma="10011")then
                                                            R19x:=Row2-1;
                                
                                                            R19y:=clm2-2;
 
                                                            state<=s3_index;
                                                         
                                        end if;
                            
                      state<=s2_rcvrmap;
                            elsif(state=s3_index)then
                                        cs <= '0';
                                      we <= '0';
                                        indexx:=R19x+row;
                                        indexy:=R19y+clm;
 
                                        state<=s15_index;
                                     
                            elsif(state=s15_index)then
                                        indexxx:=104*indexx;
                                        state<=s16_index;
                            elsif(state=s16_index)then
                                        indexxx:=indexxx+indexy;
                                        state<=s18_index;
                            elsif(state=s18_index)then
                                        counter2:=conv_std_logic_vector(indexxx,14);
                                        state<=s8_mem;
                                     
                            elsif(state=s8_mem)then
                                        address<=counter2; 
                                      state<=s9_mem;
                            elsif(state=s9_mem)then
                                        cs <= '1';
                                        we <= '0';  
                                        oe <= '1';
                                        state<=s9_plus;
                                     
 
                            elsif(state=s9_plus)then
                                     
                                        state<=s10_plus;
                              ho  :=data;
                            elsif(state=s11_plus)then
                                        ho1:=ho;
                                        ho1:=ho1+"00000001";
                            elsif(state=s12_plus)then
                                        ho:=ho1;
                            elsif(state=s10_plus)then
                                        cs <= '1';
                                      we <= '1';
                                        data<=ho;
                                        state<=s2_rcvrmap;
                                        rcvrmap<='1';
                       elsif(state=s4_chek)then
                             
                                        if(counter3<"10100010100000") then
                                                    address<=counter3; 
                                                    cs <= '1';
                                                 we <= '0';  
                                                    oe <= '1';
                                                    state<=s5_chek;
                                        else
                                                        
                                                     
--                                      
                                        end if;
                            elsif(state=s5_chek)then
                                       ho  :=data;
                                        state<=s7_chek;
                            elsif(state=s7_chek)then
                                        --test<="00000000000000";
                                        test<="000000"&ho;
                                                                
                         
                                        if(ho >"00000011")then
                                        counter4:=counter3;
                                        state<=s6_chek;
                                        end if;
                                                     
                                        counter3:=counter3+"00000000000001" ;
                                        state<=s4_chek;
                            elsif(state=s6_chek)then
                                        --test<="00000000000000";
                                        
 
                            
                            end if;--of state
 
                    end if;-- of rst
        end if;-- of clk
end process;
end;